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XCF128XFTG64C Encapsulación BGA64 XL dispositivos de almacenamiento y configuración de alta densidad

Breve descripción:


Detalle del producto

Etiquetas de productos

Atributos del producto

TIPO DESCRIPCIÓN
Categoría Circuitos integrados (CI)

Memoria

Promes de configuración para FPGA

fabricante AMD Xilinx
Serie -
Paquete Bandeja
Estado del producto Obsoleto
Tipo programable En sistema programable
Tamaño de la memoria 128Mb
Suministro de voltaje 1,7 V ~ 2 V
Temperatura de funcionamiento -40°C ~ 85°C
Tipo de montaje Montaje superficial
Paquete / Estuche 64-TBGA
Paquete de dispositivo del proveedor 64-FTBGA (10×13)
Número de producto básico XCF128

Documentos y medios

TIPO DE RECURSO ENLACE
Hojas de datos XCF128XFT(G)64C Hoja de datos
Información ambiental Certificado RoHS de Xiliinx

Certificado Xilinx REACH211

Obsolescencia/EOL del PCN Múltiples dispositivos 01/jun/2015

EOL de dispositivos múltiples Rev3 9/mayo/2016

Fin de vida 10/ENE/2022

Cambio de estado de pieza PCN Piezas Reactivadas 25/Abr/2016
Hoja de datos HTML XCF128XFT(G)64C Hoja de datos

Clasificaciones ambientales y de exportación

ATRIBUTO DESCRIPCIÓN
Estado RoHS Cumple con ROHS3
Nivel de sensibilidad a la humedad (MSL) 3 (168 horas)
Estado de ALCANCE REACH No afectado
ECCN 3A991B1A
HTSUS 8542.32.0071

Xilinx presenta la serie XC18V00 de PROM de configuración programable en el sistema (Figura 1).Los dispositivos de esta familia de 3,3 V incluyen una PROM de 4 megabits, 2 megabits, 1 megabit y 512 kilobits que proporcionan un método rentable y fácil de usar para reprogramar y almacenar flujos de bits de configuración de FPGA Xilinx.

Cuando la FPGA está en modo Master Serial, genera un reloj de configuración que controla la PROM.Un breve tiempo de acceso después de habilitar CE y OE, los datos están disponibles en el pin PROM DATA (D0) que está conectado al pin FPGA DIN.Los nuevos datos están disponibles un breve tiempo de acceso después de cada flanco ascendente del reloj.La FPGA genera la cantidad adecuada de pulsos de reloj para completar la configuración.Cuando la FPGA está en modo Serial Esclavo, la PROM y la FPGA son sincronizadas por un reloj externo.

Cuando la FPGA está en modo Master Select MAP, la FPGA genera un reloj de configuración que controla la PROM.Cuando la FPGA está en modo Slave Parallel o Slave Select MAP, un oscilador externo genera el reloj de configuración que controla la PROM y la FPGA.Después de habilitar CE y OE, los datos están disponibles en los pines DATOS (D0-D7) de la PROM.Los nuevos datos están disponibles un breve tiempo de acceso después de cada flanco ascendente del reloj.Los datos se registran en la FPGA en el siguiente flanco ascendente del CCLK.Se puede utilizar un oscilador de funcionamiento libre en los modos Slave Parallel o Slave Select MAP.

Se pueden conectar en cascada varios dispositivos utilizando la salida CEO para controlar la entrada CE del siguiente dispositivo.Las entradas de reloj y las salidas de DATOS de todas las PROM de esta cadena están interconectadas.Todos los dispositivos son compatibles y se pueden conectar en cascada con otros miembros de la familia o con la familia PROM serial programable de una sola vez XC17V00.

 


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