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Intel revela detalles del chip 3D: capaz de apilar 100 mil millones de transistores, planea lanzarse en 2023

El chip apilado 3D es la nueva dirección de Intel para desafiar la Ley de Moore al apilar los componentes lógicos en el chip para aumentar drásticamente la densidad de CPU, GPU y procesadores de IA.Ahora que los procesos de los chips están casi paralizados, esta puede ser la única forma de seguir mejorando el rendimiento.

Recientemente, Intel presentó nuevos detalles de su diseño de chip 3D Foveros para los próximos chips Meteor Lake, Arrow Lake y Lunar Lake en la conferencia de la industria de semiconductores Hot Chips 34.

Rumores recientes han sugerido que Meteor Lake de Intel se retrasará debido a la necesidad de cambiar el mosaico/chipset GPU de Intel del nodo TSMC de 3 nm al nodo de 5 nm.Si bien Intel aún no ha compartido información sobre el nodo específico que utilizará para la GPU, un representante de la compañía dijo que el nodo planificado para el componente de la GPU no ha cambiado y que el procesador está en camino de lanzarse a tiempo en 2023.

En particular, esta vez Intel solo producirá uno de los cuatro componentes (la parte de la CPU) utilizados para construir sus chips Meteor Lake; TSMC producirá los otros tres.Fuentes de la industria señalan que el mosaico de GPU es TSMC N5 (proceso de 5 nm).

Intel ha compartido las últimas imágenes del procesador Meteor Lake, que utilizará el nodo de 4 procesos de Intel (proceso de 7 nm) y llegará al mercado por primera vez como un procesador móvil con seis núcleos grandes y dos núcleos pequeños.Los chips Meteor Lake y Arrow Lake cubren las necesidades de los mercados de PC móviles y de escritorio, mientras que Lunar Lake se utilizará en portátiles delgados y livianos, cubriendo el mercado de 15W e inferiores.

Los avances en empaquetado e interconexiones están cambiando rápidamente la cara de los procesadores modernos.Ambos son ahora tan importantes como la tecnología de nodos de proceso subyacente, y posiblemente más importantes en algunos aspectos.

Muchas de las revelaciones de Intel el lunes se centraron en su tecnología de empaque 3D Foveros, que se utilizará como base para sus procesadores Meteor Lake, Arrow Lake y Lunar Lake para el mercado de consumo.Esta tecnología permite a Intel apilar verticalmente chips pequeños en un chip base unificado con interconexiones Foveros.Intel también está utilizando Foveros para sus GPU Ponte Vecchio y Rialto Bridge y sus FPGA Agilex, por lo que podría considerarse la tecnología subyacente para varios de los productos de próxima generación de la compañía.

Intel ya había lanzado al mercado 3D Foveros en sus procesadores Lakefield de bajo volumen, pero el Meteor Lake de 4 mosaicos y el Ponte Vecchio de casi 50 mosaicos son los primeros chips de la compañía que se producen en masa con esta tecnología.Después de Arrow Lake, Intel hará la transición a la nueva interconexión UCI, lo que le permitirá ingresar al ecosistema de chipsets utilizando una interfaz estandarizada.

Intel ha revelado que colocará cuatro conjuntos de chips Meteor Lake (llamados “tiles/tiles” en el lenguaje de Intel) encima de la capa intermedia/mosaico base pasiva Foveros.El mosaico base en Meteor Lake es diferente al de Lakefield, que en cierto sentido puede considerarse un SoC.La tecnología de envasado 3D Foveros también admite una capa intermediaria activa.Intel dice que utiliza un proceso 22FFL optimizado de bajo costo y bajo consumo de energía (el mismo que Lakefield) para fabricar la capa intermediaria Foveros.Intel también ofrece una variante actualizada 'Intel 16' de este nodo para sus servicios de fundición, pero no está claro qué versión del mosaico base Meteor Lake utilizará Intel.

Intel instalará módulos de computación, bloques de E/S, bloques de SoC y bloques de gráficos (GPU) utilizando procesos Intel 4 en esta capa intermedia.Todas estas unidades están diseñadas por Intel y utilizan la arquitectura Intel, pero TSMC será OEM de los bloques de E/S, SoC y GPU que contienen.Esto significa que Intel sólo producirá los bloques CPU y Foveros.

Fuentes de la industria filtran que el chip de E/S y el SoC se fabrican en el proceso N6 de TSMC, mientras que la tGPU usa TSMC N5.(Vale la pena señalar que Intel se refiere al mosaico de E/S como "Expansor de E/S" o IOE)

Los nodos futuros en la hoja de ruta de Foveros incluyen pasos de 25 y 18 micrones.Intel dice que es incluso teóricamente posible lograr un espacio entre topes de 1 micrón en el futuro utilizando Hybrid Bonded Interconnects (HBI).