Lógica y chanclas-SN74LVC74APWR

ChanclasyPestilloson dispositivos electrónicos digitales comunes con dos estados estables que pueden usarse para almacenar información, y un flip-flop o pestillo puede almacenar 1 bit de información.

Flip-Flop (abreviado como FF), también conocido como puerta biestable, también conocido como flip-flop biestable, es un circuito lógico digital que puede funcionar en dos estados.Los flip-flops permanecen en su estado hasta que reciben un pulso de entrada, también conocido como disparador.Cuando se recibe un pulso de entrada, la salida del flip-flop cambia de estado de acuerdo con las reglas y luego permanece en ese estado hasta que se recibe otro disparador.

El pestillo, sensible al nivel del pulso, cambia de estado bajo el nivel del pulso del reloj, el pestillo es una unidad de almacenamiento activada por nivel y la acción del almacenamiento de datos depende del valor del nivel de la señal de entrada, solo cuando el pestillo está en el estado habilitado, la salida cambiará con la entrada de datos.Latch es diferente del flip-flop, no enclava datos, la señal en la salida cambia con la señal de entrada, al igual que la señal que pasa a través de un búfer;una vez que la señal de bloqueo actúa como pestillo, los datos se bloquean y la señal de entrada no funciona.Un pestillo también se denomina pestillo transparente, lo que significa que la salida es transparente para la entrada cuando no está bloqueada.

La diferencia entre pestillo y flip-flop
Latch y flip-flop son dispositivos de almacenamiento binario con función de memoria, que son uno de los dispositivos básicos para componer varios circuitos lógicos de temporización.La diferencia es: el pestillo está relacionado con todas sus señales de entrada. Cuando la señal de entrada cambia, el pestillo cambia, no hay terminal de reloj;El flip-flop está controlado por el reloj, solo cuando el reloj se activa para muestrear la entrada actual, genera la salida.Por supuesto, debido a que tanto el pestillo como el flip-flop son lógica de sincronización, la salida no solo está relacionada con la entrada actual, sino también con la salida anterior.

1. El pestillo se activa mediante control de nivel, no sincrónico.DFF se activa mediante el flanco del reloj y el control sincrónico.

2. El pestillo es sensible al nivel de entrada y se ve afectado por el retraso del cableado, por lo que es difícil garantizar que la salida no produzca rebabas;Es menos probable que el DFF produzca rebabas.

3. Si utiliza circuitos de puerta para construir el pestillo y el DFF, el pestillo consume menos recursos de puerta que el DFF, que es un lugar superior para el pestillo que el DFF.Por lo tanto, la integración del uso de latch en ASIC es mayor que la de DFF, pero ocurre lo contrario en FPGA, porque no hay una unidad de latch estándar en FPGA, pero sí una unidad DFF, y un LATCH necesita más de un LE para realizarse.El pestillo se activa por nivel, lo que equivale a tener un extremo de habilitación, y después de la activación (en el momento del nivel de habilitación) es equivalente a un cable, que cambia con La salida varía con la salida.En el estado no habilitado es para mantener la señal original, que se puede ver y la diferencia del flip-flop, de hecho, muchas veces el latch no sustituye a ff.

4. El pestillo se convertirá en un análisis de sincronización estática extremadamente complejo.

5, actualmente, el pestillo solo se usa en circuitos de muy alta gama, como la CPU P4 de Intel.FPGA tiene una unidad de cierre, la unidad de registro se puede configurar como una unidad de cierre, en el manual de xilinx v2p se configurará como unidad de registro/cierre, el archivo adjunto es un diagrama de estructura de medio segmento de xilinx.Otros modelos y fabricantes de FPGA no fueron a comprobarlo.--Personalmente, creo que xilinx es capaz de hacer coincidir directamente el altera puede ser más problemático, a unos pocos LE que hacer, sin embargo, no es un dispositivo xilinx, cada segmento se puede configurar de esa manera, la única interfaz DDR de altera tiene una unidad de cierre especial, generalmente solo Se utilizará un circuito de alta velocidad en el diseño del pestillo.El LE de altera no tiene estructura de pestillo, y verifique el sp3 y el sp2e, y otros no lo hacen, el manual dice que esta configuración es compatible.La expresión wangdian sobre altera es correcta, el ff de altera no se puede configurar para bloquearse, utiliza una tabla de búsqueda para implementar el bloqueo.

La regla general de diseño es: evitar el pestillo en la mayoría de los diseños.Le permitirá diseñar el tiempo terminado y está muy oculto, los no veteranos no pueden encontrarlo.pestillo el mayor peligro es no filtrar las rebabas.Esto es extremadamente peligroso para el siguiente nivel del circuito.Por lo tanto, siempre que pueda utilizar el lugar del flip-flop D, no utilice el pestillo.