Chips CI de circuito integrado, compra en un solo lugar, EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP
Atributos del producto
| TIPO | DESCRIPCIÓN |
| Categoría | Circuitos integrados (CI) Incorporado CPLD (dispositivos lógicos programables complejos) |
| fabricante | Intel |
| Serie | MAX®II |
| Paquete | Bandeja |
| Paquete estándar | 90 |
| Estado del producto | Activo |
| Tipo programable | En sistema programable |
| Tiempo de retardo tpd(1) máx. | 4,7 segundos |
| Suministro de voltaje – Interno | 2,5 V, 3,3 V |
| Número de elementos/bloques lógicos | 240 |
| Número de macrocélulas | 192 |
| Número de E/S | 80 |
| Temperatura de funcionamiento | 0°C ~ 85°C (TJ) |
| Tipo de montaje | Montaje superficial |
| Paquete / Estuche | 100-TQFP |
| Paquete de dispositivo del proveedor | 100-TQFP (14×14) |
| Número de producto básico | EPM240 |
El costo ha sido uno de los principales problemas que enfrentan los chips empaquetados en 3D, y Foveros será la primera vez que Intel los produzca en gran volumen gracias a su tecnología de empaque líder.Intel, sin embargo, dice que los chips producidos en paquetes 3D Foveros tienen precios extremadamente competitivos con los diseños de chips estándar y, en algunos casos, pueden incluso ser más baratos.
Intel ha diseñado el chip Foveros para que tenga el menor costo posible y aún así cumpla con los objetivos de rendimiento establecidos por la compañía: es el chip más barato del paquete Meteor Lake.Intel aún no ha compartido la velocidad de la interconexión / mosaico base de Foveros, pero ha dicho que los componentes pueden funcionar a unos pocos GHz en una configuración pasiva (una afirmación que implica la existencia de una versión activa de la capa intermedia que Intel ya está desarrollando). ).Por lo tanto, Foveros no requiere que el diseñador comprometa el ancho de banda o las limitaciones de latencia.
Intel también espera que el diseño crezca bien en términos de rendimiento y costo, lo que significa que puede ofrecer diseños especializados para otros segmentos del mercado o variantes de la versión de alto rendimiento.
El costo de los nodos avanzados por transistor está creciendo exponencialmente a medida que los procesos de los chips de silicio se acercan a sus límites.Y diseñar nuevos módulos IP (como interfaces de E/S) para nodos más pequeños no proporciona mucho retorno de la inversión.Por lo tanto, reutilizar mosaicos/chiplets no críticos en nodos existentes "suficientemente buenos" puede ahorrar tiempo, costos y recursos de desarrollo, sin mencionar la simplificación del proceso de prueba.
Para chips individuales, Intel debe probar diferentes elementos del chip, como memoria o interfaces PCIe, en sucesión, lo que puede ser un proceso que requiere mucho tiempo.Por el contrario, los fabricantes de chips también pueden probar chips pequeños simultáneamente para ahorrar tiempo.Las cubiertas también tienen una ventaja a la hora de diseñar chips para rangos de TDP específicos, ya que los diseñadores pueden personalizar diferentes chips pequeños para satisfacer sus necesidades de diseño.
La mayoría de estos puntos suenan familiares, y son todos los mismos factores que llevaron a AMD por el camino de los chipsets en 2017. AMD no fue el primero en utilizar diseños basados en chipsets, pero fue el primer fabricante importante en utilizar esta filosofía de diseño para producir en masa chips modernos, algo a lo que Intel parece haber llegado un poco tarde.Sin embargo, la tecnología de empaquetado 3D propuesta por Intel es mucho más compleja que el diseño orgánico basado en capas intermedias de AMD, que tiene ventajas y desventajas.
La diferencia eventualmente se reflejará en los chips terminados, e Intel dice que se espera que el nuevo chip apilado 3D Meteor Lake esté disponible en 2023, mientras que Arrow Lake y Lunar Lake llegarán en 2024.
Intel también dijo que se espera que el chip de supercomputadora Ponte Vecchio, que tendrá más de 100 mil millones de transistores, esté en el corazón de Aurora, la supercomputadora más rápida del mundo.
