(Componentes electrónicos) 5V927PGGI8

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PROCESADOR DE SEÑAL DIGITAL DE 24 BITS

El Motorola DSP56307, miembro de la familia DSP56300 de procesadores de señales digitales (DSP) programables, admite aplicaciones de infraestructura inalámbrica con operaciones de filtrado generales.El coprocesador de filtro mejorado (EFCOP) en chip procesa algoritmos de filtro en paralelo con la operación central, aumentando así el rendimiento y la eficiencia general del DSP.Al igual que los otros miembros de la familia, el DSP56307 utiliza un motor de alto rendimiento con un solo ciclo de reloj por instrucción (código compatible con la popular familia central DSP56000 de Motorola), una palanca de cambios, direccionamiento de 24 bits, un caché de instrucciones y un controlador de acceso directo a la memoria, como en la Figura 1. El DSP56307 ofrece rendimiento a 100 millones de instrucciones (MIPS) por segundo utilizando un reloj interno de 100 MHz con núcleo de 2,5 voltios y alimentación de entrada/salida independiente de 3,3 voltios.

Descripción general
Utilizando la arquitectura basada en columnas ASMBL (Advanced Silicon Modular Block) de segunda generación, el XC5VLX330T-3FFG1738I contiene cinco plataformas distintas (subfamilias), la mayor variedad de opciones ofrecidas por cualquier familia de FPGA.Cada plataforma contiene una proporción diferente de funciones para abordar las necesidades de una amplia variedad de diseños lógicos avanzados.Además de la estructura lógica más avanzada y de alto rendimiento, los FPGA XC5VLX330T-3FFG1738I contienen muchos bloques de nivel de sistema IP rígido, incluidos potentes bloques de RAM/FIFO de 36 Kbit, segmentos DSP de 25 x 18 de segunda generación, tecnología Select IO con en impedancia controlada digitalmente, bloques de interfaz sincrónicos de fuente Chip Sync, funcionalidad de monitor del sistema,

CARACTERÍSTICAS
Núcleo DSP56300 de alto rendimiento
● 100 millones de instrucciones por segundo (MIPS) con un reloj de 100 MHz en un núcleo de 2,5 V y 3,3 VI/O
● Código objeto compatible con el núcleo DSP56000
● Conjunto de instrucciones altamente paralelas
● Unidad lógica aritmética de datos (ALU)
- Multiplicador-acumulador paralelo de 24 x 24 bits completamente canalizado
- Desplazador de barril paralelo de 56 bits (cambio rápido y normalización; generación y análisis de flujo de bits)
- Instrucciones ALU condicionales
- Soporte aritmético de 24 o 16 bits bajo control de software
● Unidad de control de programa (PCU)
- Soporte de código independiente de posición (PIC)
- Modos de direccionamiento optimizados para aplicaciones DSP (incluidas compensaciones inmediatas)
- Controlador de caché de instrucciones en chip
- Pila de hardware ampliable con memoria en chip
- Bucles DO de hardware anidados
- Interrupciones rápidas de retorno automático
● Acceso directo a memoria (DMA)
- Seis canales DMA que admiten accesos internos y externos
- Transferencias unidimensionales, bidimensionales y tridimensionales (incluido el buffering circular)
- Interrupciones de transferencia de fin de bloque
- Activación desde líneas de interrupción y todos los periféricos.
● Bucle de bloqueo de fase (PLL)
- Permite el cambio del factor de división de potencia (DF) bajo sin pérdida de bloqueo
- Reloj de salida con eliminación de sesgo.
● Soporte de depuración de hardware
- Módulo de emulación en chip (en CE)
- Puerto de acceso de prueba (TAP) del grupo de acción de prueba conjunta (JTAG)
- El modo de seguimiento de direcciones refleja los accesos internos a la RAM del programa en el puerto externo