DS90UB914ATRHSRQ1 Original nuevo QFN DS90UB914ATRHSRQ1 con el vendedor RE-VALIDAR Oferta Súplicas
Atributos del producto
TIPO | DESCRIPCIÓN | SELECCIONAR |
Categoría | Circuitos integrados (CI) Interfaz Serializadores, deserializadores |
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fabricante | Instrumentos Texas | |
Serie | Automoción, AEC-Q100 | |
Paquete | Cinta y carrete (TR) Cinta cortada (CT) Digi-Reel® |
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Estado del producto | Activo | |
Función | Deserializador | |
Velocidad de datos | 1,4 Gbps | |
Tipo de entrada | FPD-Link III, LVDS | |
Tipo de salida | LVCMOS | |
Número de entradas | 1 | |
Número de salidas | 12 | |
Suministro de voltaje | 1,71 V ~ 3,6 V | |
Temperatura de funcionamiento | -40°C ~ 105°C (TA) | |
Tipo de montaje | Montaje superficial | |
Paquete / Estuche | Almohadilla expuesta 48-WFQFN | |
Paquete de dispositivo del proveedor | 48-WQFN (7x7) | |
Número de producto básico | DS90UB914 | |
SPQ | 1000 Uds. |
Un serializador/deserializador (SerDes) es un par de bloques funcionales comúnmente utilizados en comunicaciones de alta velocidad para compensar entradas/salidas limitadas.Estos bloques convierten datos entre datos en serie e interfaces paralelas en cada dirección.El término "SerDes" se refiere genéricamente a interfaces utilizadas en diversas tecnologías y aplicaciones.El uso principal de un SerDes es proporcionar transmisión de datos a través de una sola línea o unapar diferencialpara minimizar el número de pines e interconexiones de E/S.
La función SerDes básica se compone de dos bloques funcionales: el bloque Parallel In Serial Out (PISO) (también conocido como convertidor paralelo a serie) y el bloque Serial In Parallel Out (SIPO) (también conocido como convertidor serie a paralelo).Hay 4 arquitecturas SerDes diferentes: (1) SerDes de reloj paralelo, (2) SerDes de reloj integrado, (3) SerDes 8b/10b, (4) SerDes de bits entrelazados.
El bloque PISO (entrada paralela, salida serie) normalmente tiene una entrada de reloj paralela, un conjunto de líneas de entrada de datos y pestillos de datos de entrada.Puede utilizar un interno o externo.bucle de bloqueo de fase (PLL)para multiplicar el reloj paralelo entrante hasta la frecuencia en serie.La forma más simple del PISO tiene un soloregistro de desplazamientoque recibe los datos paralelos una vez por reloj paralelo y los desplaza a la velocidad de reloj en serie más alta.Las implementaciones también pueden hacer uso de undoble bufferregistrarse para evitarmetaestabilidadal transferir datos entre dominios de reloj.
El bloque SIPO (entrada serie, salida paralela) normalmente tiene una salida de reloj de recepción, un conjunto de líneas de salida de datos y pestillos de datos de salida.Es posible que el reloj de recepción haya sido recuperado de los datos mediante elrecuperación del relojtécnica.Sin embargo, los SerDes que no transmiten un reloj utilizan un reloj de referencia para bloquear el PLL en la frecuencia de transmisión correcta, evitando niveles bajos.frecuencias armónicaspresente en elflujo de datos.Luego, el bloque SIPO divide el reloj entrante a la velocidad paralela.Las implementaciones suelen tener dos registros conectados como un búfer doble.Un registro se utiliza para registrar el flujo en serie y el otro se utiliza para contener los datos para el lado paralelo más lento.
Algunos tipos de SerDes incluyen bloques de codificación/decodificación.El propósito de esta codificación/decodificación es típicamente colocar al menos límites estadísticos en la velocidad de las transiciones de la señal para permitir una transferencia más fácil.recuperación del relojen el receptor, para proporcionarenmarcado, y para proporcionarequilibrio CC.
Características del DS90UB914A-Q1
- Calificado para aplicaciones automotrices Compatibilidad con reloj de píxeles de entrada AEC-Q10025-MHz a 100 MHz
- Temperatura del dispositivo grado 2: rango de temperatura ambiente de funcionamiento de –40 ℃ a +105 ℃
- Dispositivo HBM Nivel de clasificación ESD ±8kV
- Dispositivo CDM ESD nivel de clasificación C6
- Carga útil de datos programables: canal de interfaz de control bidireccional continuo de baja latencia con soporte I2C a 400 kHz
- Carga útil de 10 bits hasta 100 MHz
- Carga útil de 12 bits hasta 75 MHz
- Multiplexor 2:1 para elegir entre dos imágenes de entrada
- Capaz de recibir cables coaxiales de más de 15 m o cables de par trenzado blindados de 20 m
- Operación robusta de alimentación sobre coaxial (PoC)
- El ecualizador de recepción se adapta automáticamente a los cambios en la pérdida del cable
- PIN de informe de salida LOCK y función de diagnóstico @SPEED BIST para validar la integridad del enlace
- Fuente de alimentación única a 1,8 V.
- Cumple con ISO 10605 e IEC 61000-4-2 ESD
- Mitigación de EMI/EMC con espectro ensanchado programable (SSCG) y salidas escalonadas del receptor
Descripción del DS90UB914A-Q1
El dispositivo DS90UB914A-Q1 ofrece una interfaz FPD-Link III con un canal de avance de alta velocidad y un canal de control bidireccional para la transmisión de datos a través de un solo cable coaxial o par diferencial.El dispositivo DS90UB914A-Q1 incorpora señalización diferencial tanto en el canal directo de alta velocidad como en las rutas de datos del canal de control bidireccional.El deserializador está diseñado para conexiones entre generadores de imágenes y procesadores de video en una ECU (Unidad de control electrónico).Este dispositivo es ideal para controlar datos de vídeo que requieren una profundidad de píxeles de hasta 12 bits más dos señales de sincronización junto con un bus de canal de control bidireccional.
El deserializador cuenta con un multiplexor para permitir la selección entre dos generadores de imágenes de entrada, uno activo a la vez.El transporte de video primario convierte datos de 10 o 12 bits en un único flujo en serie de alta velocidad, junto con un transporte de canal de control bidireccional de baja latencia independiente que acepta información de control desde un puerto I2C y es independiente del período de supresión del video.
El uso de la tecnología de reloj integrado de TI permite una comunicación full-duplex transparente a través de un único par diferencial, transportando información de canal de control bidireccional asimétrico.Este flujo serial único simplifica la transferencia de un amplio bus de datos a través de pistas y cables de PCB al eliminar los problemas de sesgo entre los datos paralelos y las rutas de reloj.Esto ahorra significativamente el costo del sistema al estrechar las rutas de datos que, a su vez, reducen las capas de PCB, el ancho del cable y el tamaño y los pines del conector.Además, las entradas del Deserializador proporcionan ecualización adaptativa para compensar la pérdida de los medios en distancias más largas.La codificación/decodificación balanceada de CC interna se utiliza para admitir interconexiones acopladas de CA.